数字验证工程师
发布日期：2021-02-01 09:59:53浏览次数：1878
【职责描述】
1）能够建立system Verilog或UVM验证环境平台并能够进行模块和系统级验证，根据需要集成第三方验证IP和C model
2）经过验证的ASIC / FPGA验证能力和测试平台开发经验
3）了解System Verilog（SV）和面向对象的编程概念
4）使用UVM / OVM方法开发模块级和子系统级测试台的经验
【岗位要求】
1）5年以上数字验证经验
2）熟练使用C /C++/matlab语言
3）对UVM/VMM、System Verilog 熟练使用
4）熟悉SOC 设计一般架构
5）熟练使用python或其他脚本需要
6）熟悉数模混合电路的验证流程
